Sequential logic (SL) ในทฤษฎีวงจรดิจิตอลเป็นชุดของกฎและการใช้งานของวงจรที่ขึ้นอยู่กับเหตุการณ์ปัจจุบันและที่ผ่านมาของสถานะตรรกะและช่วงการเปลี่ยนภาพเพื่อกำหนดสถานะตรรกะปัจจุบัน ทราบเกี่ยวกับ combinational logic (CL) ชุดของกฎและการใช้งานวงจรที่ขึ้นอยู่กับระดับตรรกะที่แท้จริงเผยให้เห็นประเด็นสำคัญในลำดับตรรกะ ระดับลอจิกสำหรับการคำนวณแบบไบนารีมักจะอ้างถึงสูงหรือต่ำ ในตรรกะเชิงบวก 1 สูงและ 0 ต่ำ วงจรลอจิกถูกสร้างขึ้นจากประตูที่อาจมีอย่างน้อยหนึ่งอินพุตและมักจะมีเพียงหนึ่งเอาต์พุต
เกท CL แบบง่ายนั้นเรียกว่าบัฟเฟอร์และอินเวอร์เตอร์หรือเกต NOT บัฟเฟอร์เอาต์พุตจะเป็นเช่นเดียวกับอินพุตเสมอ แต่เอาต์พุตของอินเวอร์เตอร์จะไม่ใช่อินพุต ประตูอื่น ๆ ที่ใช้ใน CL รวมถึงประตู AND ประตู NAND และประตู NOR ประตูเกทและเอาท์พุต 1 เฉพาะเมื่อทั้งสองอินพุทคือ 1 เกท NAND และเกท NOR ตามลำดับประตูเกทและประตูเกทและแต่ละอันมีอินเวอร์เตอร์ที่เอาท์พุท
ตรรกะแบบลำดับใช้แลตช์ที่ล็อคระดับเอาต์พุตตามระดับเอาต์พุตก่อนหน้าและระดับอินพุตปัจจุบัน โดยทั่วไปแลตช์จะถูกสร้างขึ้นโดยใช้ประตูคู่ที่สองซึ่งทั้งสองประตูเป็น NAND หรือ NOR ประตูของแลตช์หรือฟลิปฟล็อกเหล่านี้ถูกล็อคเข้าสู่สถานะหนึ่งในสองสถานะโดยเกตเอาต์พุตที่ป้อนกลับไปยังอินพุตของเกทของคู่ค้า ด้วยการเปลี่ยนระดับของอินพุตอิสระของประตูการพลิกกลับของระดับตรรกะจะทำได้ การวิเคราะห์เชิงตรรกะแบบต่อเนื่องเกี่ยวข้องกับการสังเกตระดับเอาท์พุทเริ่มต้นและการสังเกตการเปลี่ยนแปลงระดับเอาท์พุทตามการเปลี่ยนแปลงของระดับอินพุต
ในตัวนับไบนารีมีวงจรตรวจจับขอบในอินพุตนาฬิกาสำหรับสลักเลขฐานสอง (บิต) แต่ละตัว ตัวนับมักจะใช้การตรวจจับขอบบวกสำหรับการนับปกติ ตัวอย่างเช่นตัวนับ 8 บิตใช้แลตช์ 8 บิต
ตรรกะแบบลำดับใช้ประโยชน์จากแลตช์บิตแบบเรียงซ้อนเพื่อสร้างตัวนับดิจิตอลแบบอะซิงโครนัส (async) เมื่อบิตจากสลักที่มีความสำคัญน้อยกว่า (LSB) ถูกสร้างขึ้นเพื่อตอกย้ำบิตที่มีนัยสำคัญยิ่งขึ้น (MSB) จะรู้จักกันในชื่อตัวนับ async ใน async ให้สลักนาฬิกากันในเวลาที่ต่างกันเล็กน้อยในขณะที่นาฬิกาตรรกะแบบซิงโครนัส (ซิงค์) จะล็อคทั้งหมดพร้อมกัน ตัวนับ async จะได้รับผลรวมของการหน่วงเวลาระลอกสูงสุดเท่ากับหนึ่งการหน่วงเวลาระลอกแบบสลักหนึ่งคูณด้วยจำนวนบิตในตัวนับ ในการซิงค์ลอจิกบิต latches ในตัวนับดิจิตอลจะโอเวอร์คล็อกพร้อมกันดังนั้นความล่าช้าของระลอกรวมจะเท่ากับความล่าช้าของระลอก latch หนึ่งสำหรับจำนวนบิตใด ๆ ในตัวนับ
