O que é verificação formal?
Freqüentemente usado no teste de circuitos e software de computador, a verificação formal é quando a função desses sistemas é analisada usando fórmulas matemáticas. No caso de desenvolver software, o processo geralmente é usado para mostrar se o programa está funcionando corretamente, com base em um modelo pré-determinado. Às vezes, o modelo teórico é comprovado como insatisfatório. Além do código -fonte do software, a verificação formal pode ser usada no desenvolvimento de circuitos combinacionais, que são usados para executar cálculos em computadores, bem como a memória do computador. As diferentes abordagens incluem verificação após o fato, verificação em paralelo e verificação integrada, além de vários métodos.
Procedimentos matemáticos para cálculos, chamados algoritmos, são usados na verificação formal para testar as funções dos produtos em cada estágio de desenvolvimento. Os desenvolvedores de software podem encontrar erros ou bugs no código -fonte e no modelo usado para construí -lo em primeiro lugar. AlgunsTimes mudanças fundamentais na maneira como o código está sendo escrito pode ser feito antes que um erro de design afete o resultado final. A etapa de verificação geralmente ajuda a determinar se o produto está fazendo o que pretendia fazer e atende às especificações do aplicativo para o qual é.
A verificação formal pode ocorrer quando um produto é concluído, que é chamado de verificação após o fato. Um método padrão, usado em todo o processo de design e desenvolvimento, não é analisado até que o sistema seja concluído. A localização de erros graves nesta fase geralmente leva a revisões caras e demoradas. O desenvolvimento e a verificação também podem ser realizados por duas equipes separadas para verificação em paralelo. Através da intercomunicação, os desenvolvedores podem se concentrar em tarefas independentes durante todo o processo de design.
Verificação integrada é quando uma equipe realiza o desenvolvimento e a avaliação necessária. CoOs conceitos matemáticos do MPLEX são frequentemente usados para verificar as capacidades do produto ao longo do caminho. Os métodos de verificação formal variam entre os projetos, mas um frequentemente usado é a verificação do modelo. Um modelo de hardware ou software consiste em várias propriedades que os designers desejam no produto acabado. O modelo e o sistema podem ser verificados periodicamente para ver se as propriedades correspondem.
Outra técnica na verificação formal envolve o uso de fórmulas matemáticas e lógica para representar um sistema e suas propriedades. As regras definidas em um sistema formal são geralmente encontradas na lógica. Ambas as técnicas usam vários meios para determinar se uma especificação específica de um produto é atendida. Os desenvolvedores podem usar diferentes tipos de software no processo de verificação formal, cada um adaptado a um sistema específico ou linguagem de programação.