Was ist sequentielle Logik?
Sequentielle Logik (SL) in der Theorie digitaler Schaltungen ist der Satz von Regeln und Implementierungen von Schaltungen, die auf den aktuellen und vergangenen Ereignissen von Logikzuständen und Übergängen beruhen, um aktuelle Logikzustände zu bestimmen. Das Wissen über die kombinatorische Logik (CL), den Satz von Regeln und die Implementierung von Schaltungen, die auf den tatsächlichen Logikpegeln beruhen, zeigt die wichtigsten Punkte in der sequentiellen Logik auf. Logikpegel für Binärberechnungen beziehen sich normalerweise auf hoch oder niedrig. In der positiven Logik ist 1 hoch und 0 niedrig. Logikschaltungen bestehen aus Gattern, die einen oder mehrere Eingänge und normalerweise nur einen Ausgang haben können.
Ein einfaches CL-Gatter ist als Puffer und Inverter oder NICHT-Gatter bekannt. Der Pufferausgang ist immer der gleiche wie der Eingang, aber der Wechselrichterausgang ist immer nicht der Eingang. Andere in CL verwendete Gatter umfassen das UND-Gatter, das NAND-Gatter und das NOR-Gatter. Das UND-Gatter gibt nur dann eine 1 aus, wenn beide Eingänge 1 sind. Das NAND-Gatter und das NOR-Gatter sind jeweils ein UND-Gatter und ein ODER-Gatter mit jeweils einem Inverter am Ausgang.
Die sequentielle Logik verwendet Latches, die die Ausgangspegel basierend auf vorherigen Ausgangspegeln und aktuellen Eingangspegeln sperren. Latches werden normalerweise mit zwei Partner-Gates erstellt, die entweder zwei NAND- oder NOR-Gates sind. Die Gates dieser Latches oder Flip-Flops werden durch die Gate-Ausgänge, die zum Eingang des Partner-Gates zurückgeführt werden, in einen von zwei Zuständen gesperrt. Durch Ändern der Pegel an den freien Eingängen der Gatter wird eine Umkehrung des Logikpegels erreicht. Die sequentielle Logikanalyse umfasst sowohl die Beobachtung der anfänglichen Ausgangspegel als auch die Beobachtung der Änderung der Ausgangspegel basierend auf der Änderung der Eingangspegel.
In Binärzählern gibt es eine Flankendetektionsschaltung im Takteingang für jeden Binärziffern- (Bit-) Zwischenspeicher. Zähler verwenden normalerweise eine positive Flankenerkennung für das normale Hochzählen. Beispielsweise verwendet ein 8-Bit-Zähler 8-Bit-Latches.
Die sequentielle Logik verwendet kaskadierte Bit-Latches, um einen asynchronen (asynchronen) digitalen Zähler zu erzeugen. Wenn ein Bit aus dem Latch mit dem niedrigstwertigen Bit (LSB) veranlasst wird, das höherwertige Bit (MSB) zu takten, wird dies als Async-Zähler bezeichnet. Im asynchronen Modus takten sich die Latches zu geringfügig unterschiedlichen Zeiten, während die synchrone Logik alle Latches gleichzeitig taktet. Der asynchrone Zähler erfährt eine maximale Gesamtwelligkeitsverzögerung, die einer Latchwelligkeitsverzögerung multipliziert mit der Anzahl der Bits im Zähler entspricht. In der Synchronisationslogik werden die Bit-Latches in einem Digitalzähler gleichzeitig getaktet, so dass die gesamte Ripple-Verzögerung gleich einer Latch-Ripple-Verzögerung für eine beliebige Anzahl von Bits im Zähler ist.