순차적 논리 란 무엇입니까?

디지털 회로 이론의 순차 논리 (SL)는 논리 상태 및 전이의 현재 및 과거 이벤트에 의존하여 현재 논리 상태를 결정하는 회로의 규칙 및 구현 세트입니다. 실제 논리 레벨에 의존하는 규칙 세트 및 회로 구현 인 조합 논리 (CL)에 대해 알고 있으면 순차적 논리의 핵심 사항이 드러납니다. 이진 컴퓨팅의 로직 레벨은 일반적으로 높거나 낮습니다. 포지티브 로직에서 1은 높고 0은 낮습니다. 논리 회로는 하나 이상의 입력과 일반적으로 하나의 출력 만 가질 수있는 게이트로 구성됩니다.

간단한 CL 게이트를 버퍼 및 인버터 또는 NOT 게이트라고합니다. 버퍼 출력은 항상 입력과 동일하지만 인버터 출력은 항상 입력이 아닙니다. CL에서 사용되는 다른 게이트에는 AND 게이트, NAND 게이트 및 NOR 게이트가 있습니다. AND 게이트는 두 입력이 모두 1 인 경우에만 1을 출력합니다. NAND 게이트와 NOR 게이트는 각각 출력에 인버터가있는 AND 게이트와 OR 게이트입니다.

순차 로직은 래치를 사용하여 이전 출력 레벨과 현재 입력 레벨을 기반으로 출력 레벨을 잠급니다. 래치는 일반적으로 두 개의 NAND 또는 NOR 게이트 인 두 개의 파트너 게이트를 사용하여 구축됩니다. 이러한 래치 또는 플립 플롭의 게이트는 파트너 게이트의 입력으로 피드백되는 게이트 출력에 의해 두 상태 중 하나로 고정됩니다. 게이트의 자유 입력에서 레벨을 변경하면 논리 레벨이 반전됩니다. 순차적 로직 분석은 초기 출력 레벨을 관찰하는 것과 입력 레벨의 변화를 기초로 출력 레벨의 변화를 관찰하는 것을 포함합니다.

이진 카운터에는 각 이진수 (비트) 래치에 대한 클록 입력에 에지 감지 회로가 있습니다. 카운터는 일반적으로 정상 카운트 업에 포지티브 에지 감지를 사용합니다. 예를 들어 8 비트 카운터는 8 비트 래치를 사용합니다.

순차적 로직은 계단식 비트 래치를 사용하여 비동기 (비동기) 디지털 카운터를 생성합니다. LSB (Least Significant-Bit) 래치의 비트가 MSB (Major Bit)를 클록하도록 만드는 경우이를 비동기 카운터라고합니다. 비동기에서는 래치가 약간 다른 시간에 서로 클록을하는 반면 동기 (동기) 논리는 모든 래치를 동시에 클록합니다. 비동기 카운터는 카운터의 비트 수에 곱한 1 래치 리플 지연과 동일한 최대 총 리플 지연을 겪게됩니다. 동기 로직에서, 디지털 카운터의 비트 래치는 동시에 클럭킹되므로, 총 리플 지연은 카운터의 임의의 수의 비트에 대한 하나의 래치 리플 지연과 동일하다.