¿Qué es la lógica secuencial?
La lógica secuencial (SL) en la teoría de circuitos digitales es el conjunto de reglas e implementaciones de circuitos que se basan en los eventos actuales y pasados de estados lógicos y transiciones para determinar los estados lógicos actuales. Conocer la lógica combinacional (CL), el conjunto de reglas y la implementación de circuitos que dependen de los niveles lógicos reales, revela los puntos clave en la lógica secuencial. Los niveles lógicos para la computación binaria generalmente se refieren a alto o bajo. En lógica positiva, 1 es alto y 0 es bajo. Los circuitos lógicos están formados por compuertas que pueden tener una o más entradas y generalmente solo una salida.
Una puerta CL simple se conoce como el buffer y la puerta del inversor o NOT. La salida del búfer es siempre la misma que la entrada, pero la salida del inversor no siempre es la entrada. Otras puertas utilizadas en CL incluyen la puerta AND, la puerta NAND y la puerta NOR. La puerta AND emite un 1 solo si ambas entradas son 1. La puerta NAND y la puerta NOR son, respectivamente, una puerta AND y una puerta OR, cada una con un inversor en la salida.
La lógica secuencial usa pestillos que bloquean los niveles de salida en función de los niveles de salida anteriores y los niveles de entrada actuales. Los pestillos generalmente se construyen con dos puertas asociadas, que son dos puertas NAND o NOR. Las puertas de estos pestillos, o flip-flops, están bloqueadas en uno de los dos estados por las salidas de puerta que se retroalimentan a la entrada de la puerta asociada. Al cambiar los niveles en las entradas libres de las puertas, se logra una inversión del nivel lógico. El análisis lógico secuencial implica tanto observar los niveles de salida iniciales como observar el cambio en los niveles de salida en función del cambio en los niveles de entrada.
En los contadores binarios, hay circuitos de detección de bordes en la entrada del reloj para cada enclavamiento de dígitos binarios (bit). Los contadores generalmente usan una detección de borde positivo para el conteo normal. Por ejemplo, un contador de 8 bits usa pestillos de 8 bits.
La lógica secuencial utiliza enclavamientos de bits en cascada para producir un contador digital asíncrono (asíncrono). Cuando se hace un bit del enclavamiento de bit menos significativo (LSB) para registrar el bit más significativo (MSB), se lo conoce como contador asíncrono. En asíncrono, los pestillos se sincronizan entre sí en momentos ligeramente diferentes, mientras que la lógica síncrona (sincronización) registra todos los pestillos simultáneamente. El contador asíncrono sufrirá un retraso de ondulación total máximo igual a un retraso de ondulación de enclavamiento multiplicado por el número de bits en el contador. En la lógica de sincronización, los bloqueos de bits en un contador digital se sincronizan simultáneamente, por lo tanto, el retardo de ondulación total es igual a un retardo de ondulación de bloqueo para cualquier número de bits en el contador.