¿Qué es la lógica secuencial?
Lógica secuencial (SL) en la teoría del circuito digital es el conjunto de reglas e implementaciones de circuitos que dependen de los eventos actuales y pasados de los estados lógicos y las transiciones para determinar los estados lógicos actuales. Conociendo la lógica combinacional (CL), el conjunto de reglas e implementación de circuitos que se basan en los niveles de lógica reales, revela los puntos clave en la lógica secuencial. Los niveles de lógica para la informática binaria generalmente se refieren a altos o bajos. En lógica positiva, 1 es alto y 0 es bajo. Los circuitos lógicos están formados por puertas que pueden tener una o más entradas y, por lo general, solo una salida.
Una puerta CL simple se conoce como búfer y el inversor o no puerta. La salida del búfer es siempre la misma que la entrada, pero la salida del inversor no siempre es la entrada. Otras puertas utilizadas en CL incluyen la puerta y la puerta NAND y la puerta NOR. La puerta y las salidas de 1 solo si ambas entradas son 1. La puerta NAND y la puerta NOR son, respectivamente, una puerta y una puerta, cada una con un inversor en la salida.
La lógica secuencial utiliza pestillos que bloquean los niveles de salida en función de los niveles de salida anteriores y los niveles de entrada actuales. Los pestillos generalmente se construyen con dos puertas de socios, que son dos NAND o NOR puertas. Las puertas de estos pestillos, o chanclas, están bloqueadas en uno de los dos estados mediante las salidas de la puerta que se vuelven a encender a la entrada de la puerta de socio. Al cambiar los niveles en las entradas gratuitas de las puertas, se logra una inversión del nivel lógico. El análisis lógico secuencial implica tanto observar los niveles de salida iniciales como observar el cambio en los niveles de salida en función del cambio en los niveles de entrada.
En los contadores binarios, hay circuitos de detección de borde en la entrada del reloj para cada pestillo binario (bit). Los contadores generalmente usan una detección de borde positivo para el recuento normal. Por ejemplo, un contador de 8 bits usa pestillos de 8 bits.
La lógica secuencial utiliza los pestillos de bits en cascada para producir uncontador digital asíncrono (async). Cuando un poco del pestillo menos significativo (LSB) se hace para registrar el bit más significativo (MSB), se conoce como un contador de asíncrono. En Async, los pestillos se registran entre sí en momentos ligeramente diferentes, mientras que los relojes lógicos sincrónicos (sincronizados) todos los pestillos simultáneamente. El contador Async sufrirá un retraso de ondulación total máximo igual a un retraso de ondulación de pestillo multiplicado por el número de bits en el mostrador. En la lógica de sincronización, los pestillos de bits en un mostrador digital se registran simultáneamente, por lo tanto, el retraso total de ondas es igual al retraso de una ondulación de pestillo para cualquier número de bits en el mostrador.