Hvad er sekventiel logik?
Sekventiel logik (SL) i digital kredsløbsteori er sættet med regler og implementeringer af kredsløb, der er afhængige af de aktuelle og tidligere begivenheder i logiske tilstande og overgange for at bestemme de nuværende logiske tilstande. Kendskab til kombinationslogik (CL), regelsættet og implementering af kredsløb, der er afhængige af de faktiske logikniveauer, afslører de vigtigste punkter i den sekventielle logik. Logikniveauer for binær computing henviser normalt til høj eller lav. I positiv logik er 1 høj og 0 lav. Logiske kredsløb består af porte, der kan have en eller flere indgange og normalt kun en output.
En simpel CL-port kaldes bufferen og inverteren eller IKKE-porten. Bufferudgangen er altid den samme som inputen, men inverterens output er altid ikke inputen. Andre porte, der bruges i CL inkluderer AND-porten, NAND-porten og NOR-porten. AND-porten udsender kun a 1, hvis begge indgange er 1. NAND-porten og NOR-porten er henholdsvis en AND-port og en ELLER-port, hver med en inverter ved udgangen.
Sekventiel logik bruger låse, der låser outputniveauerne baseret på tidligere outputniveauer og aktuelle inputniveauer. Låse bygges normalt ved hjælp af to partnerporte, som enten er to NAND- eller NOR-porte. Portene til disse låsemekanismer eller flip-flops låses i en af to tilstande ved portudgangene, der føres tilbage til indgangen til partnerporten. Ved at ændre niveauerne på portens frie indgange opnås en vending af det logiske niveau. Sekventiel logisk analyse involverer både at observere de indledende outputniveauer og at observere ændringen i outputniveauer baseret på ændringen i inputniveauer.
I binære tællere er der kantdetekteringskredsløb i urindgangen for hver binærcifre (bit) -lås. Tællere bruger normalt en positiv kantdetektion til normal optælling. For eksempel bruger en 8-bit tæller 8-bit låse.
Sekventiel logik gør brug af kaskaderede bitlåse til at producere en asynkron (async) digital tæller. Når en bit fra den mindre signifikante bit (LSB) -lås gøres for at uret til den mere markante bit (MSB), er den kendt som en async-tæller. Ved async klokkerer låse hinanden på lidt forskellige tidspunkter, mens synkron (synkroniserings) logik blokerer alle låse samtidig. Async-tælleren vil have en maksimal total rippelforsinkelse svarende til en forsinkelse af rippel-forsinkelse ganget med antallet af bit i tælleren. I synkroniseringslogik klemmes bitlåsene i en digital tæller samtidigt, således at den samlede rippelforsinkelse er lig med en låse-rippelforsinkelse for et hvilket som helst antal bit i tælleren.