Co to jest logika sekwencyjna?
Logika sekwencyjna (SL) w teorii obwodów cyfrowych jest zbiorem reguł i implementacji obwodów, które polegają na bieżących i przeszłych zdarzeniach stanów i przejść logicznych w celu ustalenia obecnych stanów logicznych. Znajomość logiki kombinacyjnej (CL), zestawu reguł i implementacji obwodów opartych na faktycznych poziomach logiki, ujawnia kluczowe punkty logiki sekwencyjnej. Poziomy logiczne dla obliczeń binarnych zwykle odnoszą się do wysokiego lub niskiego poziomu. W logice dodatniej 1 jest wysoki, a 0 niski. Obwody logiczne składają się z bramek, które mogą mieć jedno lub więcej wejść i zwykle tylko jedno wyjście.
Prosta bramka CL jest znana jako bufor i falownik lub bramka NOT. Wyjście buforowe jest zawsze takie samo jak wejście, ale wyjście falownika nie zawsze jest wejściem. Inne bramki używane w CL to brama AND, brama NAND i brama NOR. Bramka AND wyprowadza 1 tylko wtedy, gdy oba wejścia mają wartość 1. Bramka NAND i bramka NOR są odpowiednio bramką AND i bramką OR, każda z falownikiem na wyjściu.
Logika sekwencyjna wykorzystuje zatrzaski, które blokują poziomy wyjściowe na podstawie poprzednich poziomów wyjściowych i bieżących poziomów wejściowych. Zatrzaski są zwykle budowane przy użyciu dwóch bram partnerskich, które są dwiema bramami NAND lub NOR. Bramy tych zatrzasków lub przerzutników są zablokowane w jednym z dwóch stanów przez wyjścia bramki, które są przekazywane z powrotem do wejścia bramki partnera. Zmieniając poziomy na wolnych wejściach bramek, osiąga się odwrócenie poziomu logiki. Sekwencyjna analiza logiczna obejmuje zarówno obserwację początkowych poziomów wyjściowych, jak i obserwację zmiany poziomów wyjściowych w oparciu o zmianę poziomów wejściowych.
W licznikach binarnych na wejściu zegara znajduje się obwód wykrywania krawędzi dla każdej zatrzasku cyfry binarnej. Liczniki zwykle używają wykrycia dodatniego zbocza do normalnego zliczania. Na przykład 8-bitowy licznik używa 8-bitowych zatrzasków.
Logika sekwencyjna wykorzystuje kaskadowe zatrzaskiwania bitów do wytworzenia asynchronicznego (asynchronicznego) licznika cyfrowego. Kiedy bit z zatrzasku o mniej znaczącym bicie (LSB) jest taktowany, aby taktować bardziej znaczący bit (MSB), jest znany jako licznik asynchroniczny. W trybie asynchronicznym zegary zatrzaskują się w nieco innych momentach, podczas gdy logika synchroniczna (synchronizacja) taktuje wszystkie zatrzaski jednocześnie. Licznik asynchroniczny odczuje maksymalne całkowite opóźnienie tętnienia równe jednemu opóźnieniu tętnienia zatrzasku pomnożonemu przez liczbę bitów w liczniku. Zgodnie z logiką synchronizacji zatrzaski bitów w liczniku cyfrowym są taktowane jednocześnie, zatem całkowite opóźnienie tętnienia jest równe opóźnieniu tętnienia jednego zatrzasku dla dowolnej liczby bitów w liczniku.