Hva er sekvensiell logikk?

Sekvensiell logikk (SL) i teorien om digital krets er settet med regler og implementeringer av kretsløp som er avhengige av dagens og tidligere hendelser av logiske tilstander og overganger for å bestemme nåværende logiske tilstander. Når du vet om kombinasjonslogikk (CL), settet med regler og implementering av kretsløp som er avhengig av de faktiske logikknivåene, avslører de viktigste punktene i sekvensiell logikk. Logiske nivåer for binær databehandling refererer vanligvis til høyt eller lavt. I positiv logikk er 1 høy og 0 lav. Logiske kretser består av porter som kan ha en eller flere innganger og vanligvis bare en utgang.

En enkel CL-port er kjent som bufferen og omformeren eller IKKE-porten. Bufferutgangen er alltid den samme som inngangen, men omformerutgangen er alltid ikke inngangen. Andre porter som brukes i CL inkluderer AND-porten, NAND-porten og NOR-porten. AND-porten gir bare ut 1 hvis begge inngangene er 1. NAND-porten og NOR-porten er henholdsvis en AND-port og en ELLER-port, hver med en omformer ved utgangen.

Sekvensiell logikk bruker sperrer som låser utgangsnivåene basert på tidligere utgangsnivåer og nåværende inngangsnivåer. Låser bygges vanligvis ved hjelp av to partnerdører, som enten er to NAND- eller NOR-porter. Portene til disse sperrene, eller vippene, er låst i en av to tilstander ved portutgangene som føres tilbake til inngangen til partnerporten. Ved å endre nivåene på portenees frie innganger oppnås en reversering av det logiske nivået. Sekvensiell logisk analyse innebærer både å observere de første utgangsnivåene og å observere endringen i utgangsnivåene basert på endringen i inngangsnivåene.

I binære tellere er det kantdeteksjonskretser i klokkeinngangen for hver binærsifers (bit) sperre. Teller benytter vanligvis en positiv kantdeteksjon for normal opptelling. For eksempel bruker en 8-bits teller 8-biters sperrer.

Sekvensiell logikk bruker kaskaderte bitlåser for å produsere en asynkron (asynk) digital teller. Når en bit fra den mindre betydningsfulle biten (LSB) sperren er laget for å klokke den mer betydningsfulle biten (MSB), er den kjent som en asynkisk teller. I async klokker sperrer hverandre til litt forskjellige tider, mens synkron (synk) logikk klokker alle sperrer samtidig. Async-telleren vil ha en maksimal total rippelforsinkelse lik en forsinkelse av låse-rippel multiplisert med antall biter i telleren. I synkroniseringslogikk klemmes bitlåsene i en digital teller samtidig, og dermed er den totale rippelforsinkelsen lik en forsinkelse av rippel for et hvilket som helst antall biter i telleren.