Co je sekvenční logika?
Sekvenční logika (SL) v teorii digitálních obvodů je sada pravidel a implementací obvodů, které se spoléhají na současné a minulé události logických stavů a přechodů, aby určily současné logické stavy. Znalost kombinační logiky (CL), souboru pravidel a implementace obvodů, které se spoléhají na skutečné logické úrovně, odhaluje klíčové body v sekvenční logice. Logické úrovně pro binární práce se obvykle vztahují k vysoké nebo nízké hodnotě. V pozitivní logice je 1 vysoká a 0 nízká. Logické obvody jsou tvořeny branami, které mohou mít jeden nebo více vstupů a obvykle pouze jeden výstup.
Jednoduchá CL brána je známá jako vyrovnávací paměť a střídač nebo NE brány. Výstup vyrovnávací paměti je vždy stejný jako vstup, ale výstup měniče není vždy vstup. Další brány používané v CL zahrnují bránu AND, bránu NAND a bránu NOR. Výstupy AND brány a 1, pouze pokud oba vstupy jsou 1. Brána NAND a NOR jsou příslušně brána AND, respektive brána OR, každý s výstupem na střídači.
Sekvenční logika používá zámky, které zamykají výstupní úrovně na základě předchozích výstupních úrovní a aktuálních vstupních úrovní. Zámky se obvykle staví pomocí dvou partnerských bran, kterými jsou buď dvě brány NAND nebo NOR. Brány těchto zámků nebo klopných obvodů jsou uzamčeny do jednoho ze dvou stavů pomocí výstupů brány, které jsou přiváděny zpět na vstup partnerské brány. Změnou úrovní volných vstupů bran je dosaženo obrácení logické úrovně. Sekvenční logická analýza zahrnuje jak pozorování počátečních výstupních úrovní, tak pozorování změny výstupních úrovní na základě změny vstupních úrovní.
V binárních čítačích jsou obvody detekce hran ve vstupním hodině pro každou binární číslicovou (bitovou) západku. Čítače obvykle používají detekci pozitivního okraje pro normální počítání. Například 8bitový čítač používá 8bitové západky.
Sekvenční logika využívá kaskádové bitové západky k výrobě asynchronního (asynchronního) digitálního čítače. Když je bit ze západky méně významného bitu (LSB) nastaven tak, aby hodiny významnějšího bitu (MSB) hodiny, je znám jako asynchronní čítač. V asynchronním stavu se zámky vzájemně hodí v mírně odlišných časech, zatímco synchronní (synchronní) logika blokuje všechny zámky současně. Asynchronní čítač utrpí maximální celkové zpoždění zvlnění rovnající se jednomu zpoždění zvlnění násobené počtem bitů v počítadle. V synchronní logice jsou bitové západky v digitálním čítači taktovány současně, takže celkové zvlnění se rovná jednomu zpoždění zvlnění pro libovolný počet bitů v čítači.